#SystemVerilog #Verilog
Ведущий FPGA-разработчик, со глубоким знанием Xilinx (Ultrascale, Ultrascale+).
Крафтвэй.
Россия, Москва.
Полная занятость, офис/гибрид.
З/П: от 350 000 рублей гросс в месяц, до...
Должностные обязанности:
Разбираться в сложных FPGA-проектах (PCIe, DDR4, ONFI, Ethernet), разрабатываемых собственной и/или внешними командами, уметь выполнять миграцию проектов с одного типа FPGA(отладочной платы) на другую.
Выполнять самостоятельную работу по адаптации RTL-кода IP-блоков, изначально разработанных под ASIC-flow, для последующего прототипирования на заданном семействе FPGA, адаптировать скоростные и конфигурационные интерфейсы высокоскоростных PHY Hard-IP для подключения к примитивам доступным в FPGA.
Запускать функциональные тесты проекта, развернутого на отладочной плате FPGA с участием внешних хостов (PCIe, Ethernet), собрать и монтировать готовые модули ядра Linux (make, modprobe), запускать тесты Ethernet (ifconfig, iperf, wireshark).
Разбираться в стендовом оборудовании, состоящей из отладочных плат FPGA Xilinx различных семейств, подключенных к Linux-хостам, формулировать требования по настройке и автоматизации удаленного доступа пользователей к стендовому оборудованию.
Знание/опыт:
Опыт разработки RTL для ASIC или FPGA от 3 лет (Verilog/ System Verilog, и т.п.);
Умение отладки схем на симуляторе и FPGA;
Знакомство с архитектурой современных процессоров, знание современных SoC интерфейсов;
Навыки проведения/сопровождения тестирования RTL;
Уверенный пользователь Linux;
Опыт использования системы контроля версий Git;
Понимание техник CDC.
Условия труда:
Офис в районе метро Алексеевская в Москве.
Готовы к гибридной схеме работы.
По деньгам: у нас достаточно гибкий подход.
300+ и до... т.р. в месяц на руки готовы обсудить.
Всё в белую.
ДМС, ИТ аккредитация.
Контакты:
Борзов Максим
[email protected] https://t.me/Maksim_Borzov
